浮動小数点演算器アレイの構成のための評価環境(演算機構,組込み技術とネットワークに関するワークショップETNET2013)
スポンサーリンク
概要
- 論文の詳細を見る
アレイ状に配置した浮動小数点演算器を接続することで構成される浮動小数点演算器アレイは,科学技術計算などにおける膨大な演算を高速に実行可能な計算機構として期待されている.本研究では,浮動小数点演算器アレイの構成を検討するための評価環境を構築する.アレイの構成を検討する上では,アレイの計算結果が要求される演算精度を満たしているかが重要となる.構築した評価環境は,データ表現や演算器の接続形態などについて,様々な構成のアレイを定義でき,それらの演算精度を評価することができる.これにより,アプリケーションごとに最適な内部データ表現や丸め方式を含めたアレイの構成を検討することができる.本稿では,評価環境の適用例を挙げ,アレイの構成やデータ表現の検討における評価環境の有用性を示す.
- 2013-03-06
著者
-
高木 直史
名古屋大学情報科学研究科
-
高木 直史
名古屋大学
-
高木 直史
京都大学大学院
-
高瀬 英希
京都大学大学院情報学研究科
-
伊藤 勇也
京都大学大学院情報学研究科
-
高木 一義
京都大学大学院,ALCA-JST
-
高木 一義
京都大学大学院 情報学研究科 通信情報システム専攻
関連論文
- 超伝導単一磁束量子集積回路の技術動向と超伝導コンピュータの展望
- 複合算術演算の減算シフト型ハードウェアアルゴリズムの設計支援(VLSI設計技術とCAD)
- Nbアドバンストプロセスを用いた単一磁束量子浮動小数点演算器の設計(ディジタル,一般)
- テスト容易なプレフィックス加算器の自動合成手法の検討 (コンピュータシステム)
- テスト容易な並列プレフィックス加算器の設計手法(設計/テスト/検証,設計/テスト/検証)
- SFQ半精度浮動小数点乗算器の設計と試作(デジタル,一般)
- 投票無衝突化手法を用いた小面積画素並列ハフ変換回路(応用,組込技術とネットワークに関するワークショップETNET2009)
- SFQ半精度浮動小数点加算器の設計と試作(デジタル,一般)
- C-8-10 SFQ浮動小数点乗算器の同期化および動作実証(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-13 Nb多層プロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-7 超伝導SFQ回路のための新Nb多層プロセス(C-8. 超伝導エレクトロニクス,一般セッション)
- オペランドの和を利用した小面積乗算器(演算器最適化,デザインガイア2008-VLSI設計の新しい大地)
- オペランドの和を利用した小面積乗算器(演算器最適化,デザインガイア2008-VLSI設計の新しい大地-)
- 全加算器で構成したマルチオペランド加算器のテスト生成(設計/テスト/検証)
- Nb多層デバイス構造用セルライブラリに向けた最適なモート構造の検討(単一磁束量子大規模集積回路技術の現状と将来展望、デジタル応用及び一般)
- パイプライン動作を考慮した単一磁束量子回路のための論理設計検証手法(ディジタル,一般)
- テスト容易な並列プレフィックス加算器の自動合成手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップ ETNET2010)
- 投票高々1衝突化手法を用いた小面積画素並列ハフ変換回路の設計 (ディペンダブルコンピューティング)
- 投票高々1衝突化手法を用いた小面積画素並列ハフ変換回路の設計 (VLSI設計技術)
- オペランドの和を用いた並列乗算器の消費エネルギー評価(論理設計,デザインガイア2009-VLSI設計の新しい大地-)
- A-3-1 Sequential SATの高速化のためのm-Trieを用いた時間フレームを跨いだ状態併合(A-3.VLSI設計技術,一般セッション)
- C-8-14 可変遅延素子を用いた単一磁束量子可変長シフトレジスタ(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-6 10kA/cm^2Nbプロセス用単一磁束量子セルライブラリの構築(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-7 単一磁束量子回路を用いた2並列3段の再構成可能なデータパスの検討(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-9 A^*アルゴリズムに基づく単一磁束量子回路受動線路配線ツールの実装と評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-10 2並列4段の再構成可能なデータパスを有する単一磁束量子回路の検討(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-12 SFQ半精度浮動小数点乗算器の試作と動作実証(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-21 単一磁束量子回路における2並列2段の再構成可能なデータパスの動作実証(C-8. 超伝導エレクトロニクス,一般セッション)
- C-8-18 SFQ半精度浮動小数点乗算器の設計と試作(C-8. 超伝導エレクトロニクス,一般セッション)
- C-8-16 アドバンストプロセス2.1を用いた2並列2段のSFQ-RDPの検討(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-15 10kA/cm^2Nbアドバンスドプロセスを用いたSFQ半精度浮動小数点乗算器の設計(C-8.超伝導エレクトロニクス,一般セッション)
- A-20-20 TLDP法の並列化による省メモリな連続単語音声認識回路(A-20. スマートインフォメディアシステム,一般セッション)
- A-3-11 テスト容易な並列プレフィックス加算器の設計(A-3. VLSI設計技術,一般セッション)
- C-8-5 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の設計(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-2 単一磁束量子回路による冗長2進表現を用いたシストリックシリアル指数計算回路(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-1 単一磁束量子回路のためのパイプライン検証手法(C-8.超伝導エレクトロニクス,一般セッション)
- けた上げ保存加算器で構成された部分積加算部をもつ乗算器のテスト(ディペンダブルコンピューティング)
- C-8-13 SFQ回路のためのレイアウトを考慮したスキューのあるクロック木の構成法(C-8.超伝導エレクトロニクス,一般セッション)
- 平方根の逆数計算回路の設計と評価
- 平方根の逆数計算回路の設計と評価
- 平方根の逆数計算回路の設計と評価
- Steinのアルゴリズムに基づく有限体上の除算アルゴリズム
- 投票高々1衝突化手法を用いた小面積画素並列ハフ変換回路の設計
- 順序回路の形式的検証におけるフォールスネガティブ削減のための回路変換(システム設計・高位論理設計,システムオンシリコンを支える設計技術)
- 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法
- 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法
- 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法
- 保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法
- テスト容易な並列プレフィックス加算器の自動合成手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2010)
- 単一磁束量子論理回路のための故障モデルとテストパターン生成手法の検討(信号処理基盤技術及びその応用,一般)
- バイアス電源の高電圧化による単一磁束量子回路の高速化の検討(信号処理基盤技術及びその応用,一般)
- 10kA/cm^2プロセスを用いた2並列2段単一磁束量子再構成可能なデータパスの動作実証(超伝導エレクトロニクス基盤技術及び一般)
- 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器の50GHzでの動作評価(信号処理基盤技術及びその応用,一般)
- C-8-15 10kA/cm^2Nb Processを用いたSFQ浮動小数点乗算器コンポーネント回路の動作評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-14 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器のコンポーネント回路の動作実証(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-12 アドバンストプロセスを用いたSFQ-RDP用コンポーネント回路の動作評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-13 10 kA/cm^2 Nbプロセスを用いたSFQ-RDPの45GHz動作(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-12 ISTEC 10 kA/cm^2 Nbプロセスを用いた単一磁束量子浮動小数点乗算器の改良と動作評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-17 単一磁束量子回路のためのマルチサイクルパスを考慮した遅延素子削減手法(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-16 SFQ論理回路のタイミング明示化表現法と論理シミュレーション(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-15 クロック入力が不要な論理ゲートを用いたSFQ論理回路の構成法(C-8.超伝導エレクトロニクス,一般セッション)
- 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路
- 多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路
- 二段階検証による順序回路の限定モデル検査の高速化手法(論理設計2,システムオンシリコンを支える設計技術)
- 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2011)
- 単一磁束量子論理回路のためのタイミング故障のモデル化とテスト手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2011)
- 多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法(物理設計,システムオンシリコンを支える設計技術)
- C-8-4 SFQ論理回路からの時刻付き論理式の抽出手法(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-3 ISTEC 10kA/cm^2 Nbプロセスを用いた単一磁束量浮動小数点乗算器内のクロック供給法の改善と評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-1 Nb-9層アドバンストプロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション)
- SFQ回路を用いた高スループットなビットスライス乗算器(超伝導マイクロ波応用,信号処理基盤技術及びその応用,一般)
- 大規模SFQ回路のためのNb多層アドパンストプロセスの開発(超伝導エレクトロニクス基盤技術及び一般)
- 単一磁束量子回路の設計検証のための時刻付き論理式の等価性判定手法 (VLSI設計技術)
- 高位合成における潜在的並列性を利用した投機実行に基づくCDFG変換 (VLSI設計技術)
- SFQ回路を用いた2ビット・ビットスライス半精度浮動小数点乗算器の設計 (超伝導エレクトロニクス)
- C-8-10 10kA/cm^2Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と測定評価(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-14 SFQ回路におけるJTLとPTL混合配線のための回路分割手法(C-8.超伝導エレクトロニクス,一般セッション)
- A-3-5 高位合成における配列アクセス順序最適化によるループ並列化(A-3.VLSI設計技術,一般セッション)
- 桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法 (ディペンダブルコンピューティング)
- 部分二重化を用いたオンライン誤り検出可能な乗算器
- 桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器
- 部分二重化を用いたオンライン誤り検出可能な乗算器
- 桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器
- 浮動小数点演算器アレイの構成のための評価環境
- 高位合成における多面体最適化のためのスレッド構成手法
- 高位合成における多面体最適化のためのスレッド構成手法
- 浮動小数点演算器アレイの構成のための評価環境
- 高位合成における繰り返し回数未決定ループに対する投機実行手法(動作合成(2),デザインガイア2012-VLSI設計の新しい大地-)
- 高位合成における繰り返し回数未決定ループに対する投機実行手法(動作合成(2),デザインガイア2012-VLSI設計の新しい大地-)
- 桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- 桁上げ生成二重化によるフォールトセキュアな並列プレフィックス加算器の構成法(テスト,デザインガイア2012-VLSI設計の新しい大地-)
- 浮動小数点演算器アレイの構成のための評価環境(演算機構,組込み技術とネットワークに関するワークショップETNET2013)
- 浮動小数点演算器アレイの構成のための評価環境(演算機構,組込み技術とネットワークに関するワークショップETNET2013)
- 高位合成における多面体最適化のためのスレッド構成手法(動作合成,組込み技術とネットワークに関するワークショップETNET2013)
- C-8-13 10kA/cm2 Nbプロセスを用いたSFQ半精度浮動小数点加算器の設計と高速動作実証(C-8.磁気記録・情報ストレージ,一般セッション)
- 部分二重化を用いたオンライン誤り検出可能な乗算器(デジタル回路,組込み技術とネットワークに関するワークショップETNET2013)
- 桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器(デジタル回路,組込み技術とネットワークに関するワークショップETNET2013)
- 高位合成における多面体最適化のためのスレッド構成手法(動作合成,組込み技術とネットワークに関するワークショップETNET2013)
- 部分二重化を用いたオンライン誤り検出可能な乗算器(デジタル回路,組込み技術とネットワークに関するワークショップETNET2013)
- 桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器(デジタル回路,組込み技術とネットワークに関するワークショップETNET2013)