テスト容易な並列プレフィックス加算器の自動合成手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップ ETNET2010)
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概要
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これまで,並列プレフィックス加算器の自動合成手法がさまざま提案されている.これらの研究では,合成時の制約として主に回路の面積や遅延が用いられている.近年,VLSI設計技術の進展により回路が大規模,複雑化し,テストコストの増大が問題となっている.そのため,テスト容易性を合成時に考慮することは有用であると考えられる.本稿では,遅延制約下で面積の小さいテスト容易な並列プレフィックス加算器の自動合成手法について検討する.
- 2010-03-19
著者
-
高木 直史
名古屋大学大学院情報科学研究科
-
高木 直史
名古屋大学大学院情報科学研究科情報システム学専攻
-
藤井 真一
名古屋大学情報科学研究科
-
高本 直史
名古屋大学
-
高木 直史
名古屋大学情報科学研究科
-
高木 直史
名古屋大学
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