オペランドの和を用いた並列乗算器の消費エネルギー評価(論理設計,デザインガイア2009-VLSI設計の新しい大地-)
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概要
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以前提案したオペランドの和を用いた乗算器の消費エネルギーについて評価を行う.オペランドの和を用いた部分積生成法を用いると,効率的に部分積の総ビット数を削減でき,既存の乗算器よりも少ない素子数で乗算器を構成できる.動的消費エネルギーを削減するには,信号遷移の少ない回路を構成することが重要であり,回路を構成する素子数を削減することは信号遷移の総数を削減する方法のひとつである.一方,これまでの研究から,並列乗算器では消費エネルギーは素子数だけでなく回路の構成に大きく依存することがわかってきた.本稿では,素子数の少ない乗算器の消費エネルギーを評価することで,素子数の削減による動的消費エネルギーの削減効果について調べる.シミュレーションによって消費エネルギーを評価したところ,素子数の少ないオペランドの和を利用した乗算器よりも,素子数の多い通常のWallace乗算器の消費エネルギーが少なくなることを確認した.この結果より,素子数の削減は,必ずしも動的消費エネルギーの削減につながらないことが分かった.
- 2009-11-25
著者
-
高木 直史
名古屋大学大学院情報科学研究科
-
川島 裕崇
名古屋大学大学院情報科学研究科情報システム学専攻
-
高木 直史
名古屋大学大学院情報科学研究科情報システム学専攻
-
高本 直史
名古屋大学
-
高木 直史
名古屋大学
-
川島 裕崇
名古屋大学大学院 情報科学研究科 情報システム学専攻
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