剰余除算用ハードウェアアルゴリズムについて
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概要
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剰余除算用のハードウェアアルゴリズムを提案する。拡張ユークリッド互除法を、剰余除算用にさらに拡張する。内部計算に各桁が{0,1,-1}の要素からなる冗長2進表現を用い、加算を桁上げの伝搬なしに高速に行う。nを演算数の語長とするとき、nに比例するクロックサイクルで剰余除算を行える。各クロックサイクルの長さはnによらず一定である。提案アルゴリズムに基づく剰余除算器は、ビットスライス式の規則正しいセル配列構造をしており、VLSI化に適している。ハードウェア量はnに比例する。
- 一般社団法人情報処理学会の論文
- 1995-01-23
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