バイナリトランスレーションによるループ反復間のデータ依存解析

概要

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アプリケーションプログラムからループレベル並列性を抽出し効率的にハードウェアリソースに合わせて並列化することは多くの並列処理システムにおける鍵となるプロセスであり、大規模並列な CPU コアやアクセラレータを用いた高度な並列処理が必要になる状況においてはますます重要性は増すと予想される。しかしながら、現状では並列処理を効率的に行うためにはプログラマが手作業でアプリケーション全体の構造を正確に理解した上で並列部分に分割し効率的にハードウェアリソースに合わせてマッピングすることが必要であり、非常にコストのかかる経験的な作業であるといえる。さらに、アプリケーションプログラムは年々その規模と複雑さを増してきているため、大規模・複雑化するアプリケーションプログラムを生産的かつ効率的に並列化する手法を確立することが求められている。本稿ではループ反復間のデータ依存の有無を実行時にプロファイリングすることによりループ並列性の抽出やハードウェアへのマッピングを支援する機構をバイナリトランスレータを用いて実装する。本ループ依存プロファイラは、コンパイル済みの実行バイナリコードを入力としてランタイムにループ反復間のデータ依存関係をモニターし、並列性を妨げる依存を検出する。本機構を有効性を確認するために NAS Parallel benchmark を用いて評価を行った。その結果、プロファイルにより得られたデータ依存関係は実際のソースコードの示すデータ依存関係と矛盾なく一致することを確認した。また、本結果に基づき、本プロファイラによる結果とコンパイラによる静的な並列化の際のデータ依存解析との相違点を示すとともに、HPC のコードチューニングに応用する際の課題について考察を行った。
2012-03-19

バイナリトランスレーションによるループ反復間のデータ依存解析

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