SFQ論理回路を用いた4-bビット・スライス・アダーの設計(ディジタル・一般)
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概要
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現在、様々な研究機関でSFQ論理回路を用いたディジタル回路の研究が行われている。その中で、我々はマイクロプロセッサの研究を行っている。このSFQマイクロプロセッサの設計はCOREアーキテクチャーに基づいており、設計の簡単化のために、1ビットずつデータを処理していくビット・シリアル・アーキテクチャーを用いてきた。しかし、回路の性能の向上のためにはビット幅を広くする必要がある。そこで、本論文ではnビットのビット・スライス毎にデータの加算を行うビット・スライス・アダーを提案する。提案したビット・スライス・アダーの桁上げの計算は桁上げ先見加算器に基づいており、各ビットスライスで生成された桁上げ信号は計算のスループットを上げるために内部でフィードバックされる。我々は、32bitの加算器において演算時間と素子数のビットスライス幅依存性を調べた。更に実際にビットスライス幅が4である4b-ビット・スライス・アダーの設計を行い、高速テストにより正常動作を確認した。
- 社団法人電子情報通信学会の論文
- 2007-01-19
著者
-
山梨 裕希
横浜国立大学大学院工学府
-
吉川 信行
横浜国立大学大学院工学府
-
藤巻 朗
名古屋大学
-
田中 雅光
名古屋大学
-
朴 熙中
横浜国立大学
-
寺井 弘高
情報通信研究機構
-
寺井 弘高
NICT
-
萬 伸一
NEC基礎研究所
-
萬 伸一
科学技術振興機構:日本電気株式会社ナノエレクトロニクス研究所
-
萬 伸一
Nec基礎・環境研究所
-
吉川 信行
横浜国大工
-
朴 熙中
横浜国立大学工学府
-
藤 巻朗
名古屋大学 工学部
-
山梨 祐希
横浜国立大学工学部
-
吉川 信行
横浜国立大学 工学部 電子情報工学科
-
山梨 裕希
横浜国立大学大学院
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