SFQ TDCを用いたJosephson/CMOSハイブリッドメモリのアクセスタイム測定(デジタル,一般)
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概要
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我々はSFQ回路におけるメモリのボトルネックを克服するために、サブナノ秒のアクセスタイムを可能とするJosephson/CMOSハイブリッドメモリについて研究を行ってきた。これまでに、数ナノ秒のアクセスタイムが得られているが、CMOSデバイスの低温用モデルを用いたシミュレーションから得られた値よりも大きな値であった。そこで、我々はアクセスタイムの悪化の主な原因であるJosephsonチップのボンディングパッドに生じる寄生容量をできるだけ除去したパッド構造を用いてアクセスタイム測定を行った。今回、CMOS 0.35μmプロセスを用いた16kbハイブリッドメモリにおいて、理論と同程度の1.2nsのアクセスタイムを得ることができた。
- 社団法人電子情報通信学会の論文
- 2008-01-18
著者
-
岡本 悠史
横浜国立大学大学院工学府
-
陳 賢珠
横浜国立大学大学院工学府
-
山梨 裕希
横浜国立大学大学院工学府
-
吉川 信行
横浜国立大学大学院工学府
-
吉川 信行
横浜国立大学:jst-crest
-
吉川 信行
横浜国立大学大学院工学研究院
-
吉川 信行
横浜国大工
-
吉川 信行
横浜国立大学大学院 工学研究院
-
岡本 悠史
横浜国立大学工学府
-
河合 宣彰
横浜国立大学大学院工学府
-
山梨 祐希
横浜国立大学工学部
-
吉川 信行
横浜国立大学 工学部 電子情報工学科
-
山梨 裕希
横浜国立大学大学院
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