消費電力を50%削減する動的電圧/周波数制御型H.264/AVC HDTVデコーダアーキテクチャ(集積回路技術とアーキテクチャ技術の協調・融合へ向けた,プロセッサ,並列処理,システムLSIアーキテクチャ及び一般)
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概要
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専用LSI回路に対して動的電圧スケーリングを適用可能にするエラスティックパイプラインアーキテクチャを提案する.提案アーキテクチャの適用例としてH.264/AVC HDTVデコーダへの適用を検討した.提案アーキテクチャはH.264HDTVデコードの処理サイクル数を最大48%削減することができる.削減されたサイクルを利用してDVSを適用した場合,90nmプロセスにおいてH.264/AVC HDTVデコーダの消費電力をクロックゲーティング手法と比較して最大50%削減できることが見積もられた.
- 社団法人情報処理学会の論文
- 2006-06-08
著者
-
川口 博
神戸大学大学院工学研究科
-
川口 博
神戸大学工学部
-
吉本 雅彦
神戸大学工学部
-
川上 健太郎
神戸大学大学院自然科学研究科
-
竹村 淳
金沢大学大学院自然科学研究科
-
黒田 光彦
神戸大学大学院自然科学研究科
-
吉本 雅彦
神戸大学システム情報学研究科|独立行政法人科学技術振興機構 Crest
-
川上 健太郎
神戸大学
-
吉本 雅彦
神戸大学システム情報学研究科:独立行政法人科学技術振興機構 Crest
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