動的可変ラインサイズ・キャッシュ・アーキテクチャとその性能およびオンチップDRAMの消費エネルギーに関する評価
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概要
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我々は, DRAM/ロジック混載LSI向けキャッシュ・アーキテクチャとして、動的可変ラインサイズ・キャッシュ(D-VLSキャッシュ)を提案している.D-VLSキャッシュは, 高オンチップ・メモリバンド巾を活用し, プログラムの特性に応じて動的にラインサイズを変更する.これにより, ヒット率向上に伴うメモリシステムの高性能化, ならびに, ラインサイズに基づいたオンチップDRAMの選択的活性化による低消費エネルギー化を同時に実現する事ができる.本稿では, D-VLSキャッシュを搭載したオンチップ・メモリパス・アーキテクチャに関して, その性能および消費エネルギーを評価する.14個のベンチマーク・プログラムを用いて実験を行った結果, 128バイト固定ラインサイズ従来型キャッシュと比較して, 32バイト, 64バイト, および, 128バイトで変更可能なラインサイズを有するD-VLSキャッシュは, 約20%のメモリシステム性能向上を達成した.また, オンチップDRAMアクセスにおける消費エネルギーを約68%削減できた.
- 社団法人電子情報通信学会の論文
- 2000-04-13
著者
-
甲斐 康司
パナソニック(株)プラットフォーム開発センター
-
甲斐 康司
(財)九州システム情報技術研究所
-
村上 和彰
九州大学 情報基盤センター
-
井上 弘士
九州大学 大学院システム情報科学研究科 情報工学専攻
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