DRAM/ロジック混載LSIにおけるリフレッシュ・アーキテクチャ
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概要
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DRAM-ロジック混載LSIにおけるリフレッシュ・サイクルと性能/消費電力との関係をモデル化して, 現在のDRAMに比べてデータ保持時間を短くしても性能低下や消費電力増大が少ないケースがあることを示し, DRAMのスペックダウンによる低コスト化の可能性を見出した. 一方で, 性能低下や消費電力増大を抑えるために, プロセッサの制御によりアプリケーションが要するメモリ量に応じてデータ保持時間の長いローを選択/使用し, リフレッシュ回数を削減するアーキテクチャを提案した. さらに, データを空間的/時間的に最適配置することで, その効果を高める.
- 社団法人電子情報通信学会の論文
- 1997-07-24
著者
-
村上 和彰
九州大学大学院システム情報科学府
-
甲斐 康司
パナソニック(株)プラットフォーム開発センター
-
甲斐 康司
(財)九州システム情報技術研究所
-
大澤 拓
九州大学大学院システム情報科学研究科情報工学専攻
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
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