DRAM/ロジック混載LSI向けDRAMリフレッシュ・アーキテクチャの評価
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概要
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DRAM/ロジック混載LSIでは, ロジック部から発生する高熱のためにチップ内の温度が容易に上昇し、DRAMセルのデータ保持時間が減少するという問題点が指摘されている.データ保持時間の減少の問題はDRAMリフレッシュの頻度を増加すれば本質的には解決可能だが, リフレッシュの増加はシステム性能の低下および消費電力の増加を招く.本論文では, この問題に対し、無駄なリフレッシュを避けることによりDRAMリフレッシュ頻度を削減するアーキテクチャを提案している.加えて, データの再配置によってリフレッシュを削減する手法も示している.これらのアーテキクチャ, 手法をシミュレーションにより評価したところ, もっとも良い組合わせでは, ほとんどのベンチマークで従来のリフレッシュ法と比較して80%のリフレッシュ回数の削減率を得た.また, 通常アクセスを考慮に入れても, 幾つかのベンチマークでは50%以上の削減率であった.
- 社団法人電子情報通信学会の論文
- 1998-03-05
著者
-
村上 和彰
九州大学大学院システム情報科学府
-
甲斐 康司
パナソニック(株)プラットフォーム開発センター
-
甲斐 康司
(財)九州システム情報技術研究所
-
大澤 拓
九州大学大学院システム情報科学研究科情報工学専攻
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
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