+BTストレスによるp^+ポリシリコンゲートpMOSFETの特性変動検討
スポンサーリンク
概要
- 論文の詳細を見る
p^+Poly-SiゲートpMOSFETの+BTストレス劣化およびベーキングによる回復現象について検討を行った。その結果以下のことが明らかになった。1.p^+Poly-SiゲートpMOSFETにおいては、+BTストレスで界面準位発生による特性変動が発生する。この現象は、n^+Poly-SiゲートpMOSFETでは発生しない。これは、水素の影響によりゲート酸化膜/Si基板界面で水素終端ダングリングボンド(〓Si-H)が界面準位(〓Si・)になるためと考えられる。2.p^+Poly-SiゲートpMOSFETの+BTストレスで発生した界面準位はベーキングで容易に回復する。この現象は+BT劣化と同様に水素の影響であると推定される。3.+BT劣化および+BT後ベーキングによる回復現象の活性化エネルギーはそれぞれ1.2eV、1.0eVであった。この差0.2eVは〓Si-Hと〓Si・のエネルギー差であると考えられる。
- 社団法人電子情報通信学会の論文
- 2000-11-10
著者
-
藤本 昌宏
松下電子工業(株)半導体社品質技術部
-
中島 唯之
松下電子工業(株)半導体社品質技術部
-
中野 真治
松下電子工業(株)半導体社品質技術部
-
松尾 一郎
松下電子工業(株)プロセス開発センター
-
中野 真治
松下電器産業(株)半導体社事業本部品質技術グループ
関連論文
- p^+ポリシリコンゲートpMOSFETのHC劣化検討
- +BTストレスによるp^+ポリシリコンゲートpMOSFETの特性変動検討
- ストレスマイグレーションによるスタックドWバイア部のAlボイド成長
- 定電圧TDDB試験と定電流TDDB試験との相関検討
- リングオシレータを用いたACホットキャリア寿命の検討
- 半導体デバイスの信頼性基礎講座(4) : デバイス劣化の物理と化学(信頼性基礎講座)
- Cu配線のエレクトロマイグレーション現象
- SMD耐基板くり返し曲げ試験の加速性検討
- セッション2-2 半導体デバイスのデバイス帯電系ESD試験方法の検討(信頼性・品質3学会合同シンポジウム)
- 半導体デバイスのデバイス帯電系ESD試験方法の検討
- エミッタ・ベース逆バイアスストレスでのhFE劣化におけるコレクタ状態の影響
- 高品質・高信頼性技術 (特集 半導体) -- (半導体基盤技術)
- エレクトロマイグレーションの信頼性予測手法
- フラッシュメモリの書込/消去方法の信頼性への影響
- Via付Al配線のEM耐性
- 高加速エレクトロマイグレーション評価の課題