MOSFETスナップバック特性のプロセスデバイスシミュレーション
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概要
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素子の微細化とともに静電破壊(ESD:Electrostatic discharge)に対する保護回路の高性能化が求められている。しかしながら、一度保護回路を設計してもプロセス条件の変更があった場合に、再度ESD耐性の測定/保護回路設計をやり直すといった手順はLSI開発TATの大きなロスとなっている。本報告では、プロセス/デバイス/回路シミュレーションを用いて保護トランジスタの電気的特性を合わせ込むことにより、工程変更によるスナップバック特性やHBM試験耐圧の変化をプロセス設計の段階で定量的に検討できることを示す。
- 社団法人電子情報通信学会の論文
- 1998-10-23
著者
-
福田 保裕
沖電気工業品質保証センタ
-
西 謙二
近畿大工業高専
-
福田 浩一
沖電気工業株式会社
-
三浦 規之
沖電気工業株式会社
-
樋坂 勝弘
沖電気工業株式会社超LSI研究開発センタ
-
西 謙二
沖電気工業株式会社超LSI研究開発センタ
-
福田 保裕
沖電気工業 研究本部
-
福田 保裕
沖電気工業
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