テーブル回路モデルを用いた電気・熱的静電破壊(ESD)解析シミュレーション
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概要
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本報告では,静電破壊解析のための熱回路網モデルとテーブル参照モデルを用いた電気・熱的回路シミュレーションについて述べる。このモデルでは、複雑なスナップバック特性をテーブル参照モデルを用いて取り込み、トランジスタ内を細分化した電気的等価回路と熱回路網モデルによって多層構造を持つトランジスタ内の温度分布を過渡解析することができる。また回路モデルを用いることにより計算時間が短く、ワークステーション上でも運用可能である。本モデルによって0.5μmCMOSプロセスのn-MOSFET保護トランジスタにおける破壊箇所のゲートードレインコンタクト間距離依存性、破壊耐圧のゲート幅依存性を予測することができた。
- 社団法人電子情報通信学会の論文
- 1994-09-14
著者
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小田中 紳二
松下電子工業(株)プロセス開発センター
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小田中 紳二
松下電器産業(株)半導体研究センター
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堀 敦
松下電器産業(株)、半導体研究センター
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山下 恭司
松下電器産業(株)半導体研究センター
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栗本 一実
松下電子工業(株)京都研究所
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栗本 一実
松下電器産業半導体研究センター
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宮永 績
松下電器産業半導体研究センター
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小田中 紳二
松下電子工業
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山下 恭司
松下電子工業(株)プロセス開発センター
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堀 敦
松下電子工業(株)プロセス開発センター
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掘 敦
松下電子工業(株)プロセス開発センター
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