シリコンの選択エピタキシャル成長による素子分離の試み(<小特集>ディープサブミクロンMOSトランジスタ技術小特集)
スポンサーリンク
概要
- 論文の詳細を見る
超高真空CVDを用いたシリコンの選択エピタキシャル成長を初めてLSIのプロセスに導入した.酸化膜パターンとエピ層のすき間(ファセット幅)は0.03μmと極めて小さく,微細な活性領域にも選択エピ成長が可能であり,デバイスの微細化に適している. また,ソース, ドレーンと素子分離のリーク電流は通常のバルクシリコン基板を用いたMOSとほぼ同等であり,結晶欠陥が抑えられていることがわかった. MOSトランジスタの狭チャネル効果は極めて小さく,極短,狭チャネル(ゲート長0.1μm,ゲート幅0.3μm)のnMOSトランジスタのG_mは530 mS/mmと高い値が得られた.
- 1996-06-25
著者
関連論文
- 室温動作0.05μm-CMOSの試作と評価 : サブ0.1μm-MOSFETの可能性とデバイスデザイン
- テーブル回路モデルを用いた電気・熱的静電破壊(ESD)解析シミュレーション
- Mesh-Array構造のSi-MOSFETを用いた高周波回路の検討 ( アナログ・アナデジLSIおよび一般)
- 29a-G-2 プラズマドーピングを用いた低抵抗浅接合形成技術
- シリコンの選択エピタキシャル成長による素子分離の試み(ディープサブミクロンMOSトランジスタ技術小特集)
- 超高密度低消費電力バイポ-ラプロセス"S-LOPAC" (低消費電力半導体デバイス) -- (要素技術)