ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法(FPGAとその応用及び一般)
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概要
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本稿では,ハードウェアIPの応答時間を考慮したプロセッサコアのハードウェア/ソフトウェア分割手法を提案する.我々は対象とするアプリケーションに応じて利用するハードウェアIPを始めに決定した上で,機能・性能に過不足のないプロセッサコアを合成するシステムLSI設計アプローチを提案している.そこで適切な構成をもったプロセッサコアを合成するためには,ハードウェアIPの応答時間を考慮したハードウェア/ソフトウェア分割が有効である.提案手法はハードウェアIPの応答時間を命令レベルで考慮することで既存手法を拡張しており,これによりプロセッサコアとハードウェアIPが独立したタスクを効率良く並列実行することが可能となる.計算機実験により提案手法を評価し,本設計アプローチの有効性を示す.
- 2003-01-22
著者
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
戸川 望
北九州市立大学国際環境工学部情報メディア工学科
-
小原 俊逸
早稲田大学理工学研究科情報・ネットワーク専攻
-
田川 博規
早稲田大学理工学部電子・情報通信学科
-
柳澤 政生
早稲田大学
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