ハードウェアIPの応答時間を考慮したプロセッサコア合成システム(FPGAとその応用及び一般)
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概要
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本稿では,ハードウェアIPの応答時間を考慮したプロセッサコアの合成システムと,これを利用したシステムLSI設計のフレームワークを提案する.ハードウェアIPを利用したシステムLSI設計では,システムLSIに要求される性能に対して必要にして十分な性能のIPが必ずしも用意されているとは脹らない.そこでシステムのハードウェア/ソフトウェア分割後,ハードウェアで実現する機能にはIPを用いるが,ソフトウェアを動作させるプロセッサコアにはIPを用いず,アプリケーションに応じて性能に過不足のないプロセッサコアを自動合成する.提案するフレームワークに沿ってJPEGエンコーダを設計し,計算機実験により提案する合成システムとフレームワークの有効性を示す.
- 2003-01-22
著者
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
戸川 望
北九州市立大学国際環境工学部情報メディア工学科
-
小原 俊逸
早稲田大学理工学研究科情報・ネットワーク専攻
-
田川 博規
早稲田大学理工学部電子・情報通信学科
-
柳澤 政生
早稲田大学
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