k-array n-cubeネットワークルータのFPGA化 : ルータの構成

概要

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近年,半導体技術・実装技術などの飛躍的な進歩によって,高い並列性をもつハードウェアの実現を可能にし,並列処理の可能性を十分に引き出すことが可能になりつつある.また,並列処理はその複雑さから,アルゴリズムだけでなく計算機のアーキテクチャも考慮する必要があり,実規模の問題に対して並列処理を行う場合,さまざまなアーキテクチャの並列計算機に対してアルゴリズムの比較・評価を行うことが不可欠である.以上のことから,頻繁にアーキテクチャの変更を行う場合,コストや実装の容易さの点から,FPGAを用いることが有効であると考え,また,さまざまなアルゴリズムに対してより汎用性のあるアーキテクチャを持つ並列計算機の構築を目標とし,低遅延のルーティングを可能にするk-array n-cube網のメッセージ転送型並列計算機に用いるルータを開発し,FPGAへの実装を行った.本報告は,今回実装を行ったルータについてそのアーキテクチャと特徴を述べ,FPGAに実装する際に考慮すべき点について検証した結果について述べたものである.
一般社団法人情報処理学会の論文
1996-09-04