タイミング制約を考慮したスタンダードセル概略配線の一手法
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概要
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近年のVLSI設計技術の進歩により,単位長当たりの配線抵抗,及び配線容量による信号の伝搬遅延のクロック周期に対する割合がかなり大きくなっている.このため,タイミング制約を満たし,チップ面積を最小化するレイアウト設計手法が必要である.文献[3]において,セルベースのレイアウト設計における配線遅延を考慮した概略配線手法が提案されているが,2つのレジスタ間のパスに対してタイミング解析を陽には行なっていないという問題点がある.そこで本稿では,パスに対してタイミング解析を行ない,かつチャネル密度の最小化を目的とする概略配線アルゴリズムを提案する.
- 一般社団法人情報処理学会の論文
- 1994-09-20
著者
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