タイミング制約を考慮した概略配線手法

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近年ますますVLSIの設計は微細化技術の進歩に伴って複雑になってきている, 配線に関しても, 最近では配線幅0.25μmルールによる配線も一般化しつつあり, 今後さらに配線幅は小さくなっていくものと予想されている。このような配線幅の縮小に伴い, ゲート遅延より配線遅延が回路全体の遅延の中で重要な要素となってきており, 最近では配線遅延が全体の遅延の50%を超えてきている。このため, 配線遅延を陽に考慮した効率的なレイアウト設計手法が不可欠である。概略配線設計の研究においても, 近年, 配線遅延を考慮した概略配線手法が盛んに研究されており, 概略配線の配線経路上にバッファを挿入したり, 配線が混雑していない部分に関しては幅広配線を行なうことにより, 配線遅延を減少させる手法が提案されている。バッファ挿入については, 従来手法の多くは配線トポロジが与えられているものとし, タイミングのクリティカルなパスに対してバッファを挿入することにより配線遅延を減少されている。与えられたネットnに対して配線トポロジを決定するために, 文献[1]では, Heuristic A-treeという手法を用いている。この手法は, 各シンクに対し, ソースから遠いシンクより順にペアを作っていき, ボトムアップに配線経路を決定していく。しかし, この手法では極端に長いパスが出来てしまう場合がある。また, 文献[2]では, シンクの順序の入れ換えを考慮して配線経路を構成していく。配線トポロジの決定とバッファ挿入や配線幅拡大を2段階に分けて行なうこれらの手法においては必ずしも最適な概略配線経路を実現できない場合がある。本稿では, 初期配線トポロジは仮定せず, 配線木を構築しながら同時に木の枝に対して, バッファ挿入, 配線幅拡大などを行なう手法を提案する。提案手法で, シンクの最小スラックを最大にするという条件の下で総配線長最小化を行なう。提案手法においては, 文献[1]の配線トポロジも含まれるよう配線木を構築するため, 文献[1]よりも良い解を生成することが可能である。
1997-09-24

タイミング制約を考慮した概略配線手法

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