タイミング制約とレジスタ配置を陽に考慮したセル配置手法
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概要
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VLSIでは,セルのスイッチング速度よりも配線遅延が信号の伝搬遅延の支配的な要因になっている.そのため,VLSIのパフォーマンスを考慮する上で配線遅延は無視できない.配線遅延を考慮した配置手法はこれまでにも幾つか提案されているが,大規模な回路に対しても実用的な時間で良い配置を得ることは困難であった.本稿で提案するセル配置手法では対象とする回路が順序回路であることを利用して問題を部分問題に分割し,それらを数理計画法を用いて解くことで大規模な回路に対して良い解が得られるようにした.
- 一般社団法人情報処理学会の論文
- 1993-09-27
著者
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