回路分割に基づく組み合わせ回路の形式的検証の一手法
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概要
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半導体技術の進歩により,VLSIチップの回路設計規模が増大している.このため設計資産の一括管理,再利用の容易化が急務となっている.論理検証の分野でも,設計した回路に対して開発者が規定したシミュレーションを行うだけでは不十分であり,仕様と実際の回路の形式的検証が必要となりつつある.近年,検証技術は,2分決定グラフ(BDD)の利用により急速に実用化されつつある.組み合わせ回路の形式的論理検証は,これまでに,拡張したBDDに基づく手法や,特定の回路用のもの等,様々な提案がなされてきた.しかし,これらの多くはBDDのサイズと回路構造を陽に考慮していない.本稿では,文献[4]と同様に,回路を分割して1度に扱うBDDのサイズを減少させることにより実用的な計算時間とメモリ量で形式的論理検証を行う手法を提案する.
- 1993-09-27
著者
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