配線の寄生素子を考慮したアナログLSI配置手法

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近年,アナログLSIにおいても,数千トランジスタのチップが一般的となり人手による設計が困難になっている.また,アナデジ混載LSI設計では,比較的小さなアナログ部分が,設計期間短縮のボトルネックとなっている.こうしたことから,アナログレイアウト自動設計の要求が高まってきている.アナログ回路では,配線容量や配線抵抗といった寄生素子が性能低下の原因となる.このため,文献[3]では,トランジスタベアの近接配置や,画線の交差禁止などの制約を課し,その制約を満たすようにレイアウトをしていた.これに対し,パフォーマンスドリブンレイアウトでは,パフォーマンスを定量的に評価するため,サイズとパフォーマンスの両方を考慮できる.[1]では,シミュレーティッドアニーリングを用いているため計算時間が大きい.本稿では,配線の寄生素子による性能低下を抑えながらもコンパクトな配置を短時間で出力する素子配置手法を提案する.本手法では,まず各ネットの性能に対するセンシティビテイ[2]を解析し回路の仕様を満たすような各ネットの目標配線長を求める.次にランダム配置を基にして,全てのネットが目標配線長以下になるように素子の移動を行い,さらに素子の重なり面積による反発力を徐々に強めながらこの操作を重なりがなくなるまで繰り返す.
一般社団法人情報処理学会の論文
1993-09-27

配線の寄生素子を考慮したアナログLSI配置手法

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