Verilog-HDLを用いた言語設計教育事例(1) : カリキュラムの概要

概要

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半導体プロセスの微細化と、ニーズの高度化により、ASICの集積規模は今後ますます大規模化していくものと考えられる。大規模ASICの設計は、回路図入力による設計では対応できなくなってきているため、HDLと論理合成ツール、自動配置配線ツールを用いたトップダウン設計が今後のASIC設計の主流になると考えられる。また、パソコン上で動作するHDLシミュレータや論理合成ツールの登場によって、HDLは身近なものとなってきているが、回路図入力からHDL設計に転向する中堅技術者や、新入社員の教育の教材として、適当なものがなかった。各種のツールのセミナーや、トップダウン設計の講習会を個別に受けただけでは、実際の設計に必要な実力を付けることは難しい。従来の回路図入力による設計法から、トップダウン設計に移行するためにはいくつかのハードルがあることがわかった。これらの問題点を解決するために、トップダウン設計のための教育カリキュラムを開発した。本報告では、現状の問題点の分析と教育カリキュラムの概要について述べる。
一般社団法人情報処理学会の論文
1994-09-20