VHDLの設計エンジニアリングへの適用(1) : プロセス制御システム

概要

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プロセス制御システムは代表的な制御システムの1つである。近年、プロセス制御システムは大規模化かつ複雑化し、その設計エンジニアリングの効率向上が強く望まれている。我々は、その設計エンジニアリング手法の1つとしてハードウエア記述言語Verilog-HDLに基づく設計・テスト・デバッグ手法を提案した。今回、その設計エンジニアリング手法としてハードウエア記述言語VHDLに基づくものを開発したので報告する。本手法は特定のシステムベンダに依存せず、共通なエンジニアリング・データベースとエンジニアリング環境を提供し、コンカレントな設計、テスト、デバックを可能にするものである。本手法により、実システムを構築する前に対象システムの機能検証を汎用ワークステーション上で効率よく行うことができる。本手法を簡易プロセスモデルを含む実験システムに適用し、その有用性を確認した。本稿では、VHDL設計エンジニジニアニング手法の開発の狙い、VHDL設計エンジニアニング環境、実験システム適用事例等について述べる。
一般社団法人情報処理学会の論文
1994-09-20