FPGAベース並列マシンRASHでのDES暗号解析処理の改良
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概要
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我々はFPGAを主体とする可変構造型の並列計算機RASH(Reconfigurable Architecture based on Scalable Hardware)を試作し, DES(Data Encryption Standard)をはじめとする秘密鍵暗号の鍵探索処理がこのRASHによって高速に行えることを実証した.今回, RASHでのDESの鍵探索処理のさらなる高速化を目的として, FPGA上での回路について検討と改良を行った.DESのアルゴリズムをFPGAに適した回路にすることにより, 鍵探索処理性能をFPGAあたり最大4倍向上することができた.合計48個のFPGAを搭載する1ユニットのRASHシステムでは1.39G鍵/秒の性能となる.
- 一般社団法人情報処理学会の論文
- 2000-08-15
著者
-
浅見 廣愛
三菱電機(株)
-
森 伯郎
三菱電機(株)
-
飯田 全広
三菱電機エンジニアリング(株)
-
浅見 廣愛
三菱電機株式会社情報技術総合研究所
-
中島 克人
三菱電機株式会社情報技術総合研究所
-
森 伯郎
三菱電機株式会社
-
中島 克人
三菱電機株式会社本社
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