Analysis of De-Embedding Error Cancellation in Cascade Circuit Design
スポンサーリンク
概要
- 論文の詳細を見る
Accurate device models are very important for the design of high-frequency circuits. One of the factors degrading the accuracy of device models appears during the de-embedding procedure. Generally, to obtain device characteristics without parasitic elements such as pads, a de-embedding procedure is essential. However, some errors are introduced during this procedure, which degrades the accuracy of device models. In this paper, we demonstrate that such errors due to de-embedding are cancelled in cascade circuit design, meaning that cascade circuits can be designed without knowing the actual characteristics of devices. Because it is difficult to know the actual characteristics of devices at a high frequency, the cancellation of the de-embedding error is expected to improve the accuracy of device models at high frequencies. After giving a theoretical treatment of de-embedding error cancellation, we report the results of simulations and measurements performed for verification.
- 2011-10-01
著者
-
藤島 実
東京大学大学院新額域創成科学研究科
-
Fujimoto Ryuichi
Semiconductor Company Toshiba Corp.
-
藤島 実
東京大学工学部
-
Takano Kyoya
Univ. Tokyo Kashiwa‐shi Jpn
-
Fujishima Minoru
Univ. Of Tokyo Tokyo Jpn
-
Fujishima M
Vlsi Design And Education Center The University Of Tokyo
-
Motoyoshi Mizuki
School Of Engineering The University Of Tokyo
-
Motoyoshi Mizuki
Graduate School Of Engineering The University Of Tokyo
-
Fujishima Minoru
Department Of Information And Communication Engineering University Of Tokyo
-
Takano Kyoya
Graduate School Of Engineering The University Of Tokyo
-
Fujishima Minoru
Graduate School Of Advanced Sciences Of Matter Hiroshima University
-
KATAYAMA Kosuke
Graduate School of Advanced Sciences of Matter, Hiroshima University
-
Katayama Kosuke
Graduate School Of Advanced Sciences Of Matter Hiroshima University
-
MOTOYOSHI Mizuki
Graduate School of Advanced Sciences of Matter, Hiroshima University
-
FUJISHIMA Minoru
School of Frontier Sciences, the University of Tokyo
-
TAKANO Kyoya
Graduate School of Advanced Sciences of Matter, Hiroshima University
関連論文
- C-12-13 4.8GHz CMOSパルス注入同期型周波数逓信器(C-12. 集積回路BC(クロック・発振器),一般セッション)
- 7%のチューニングレンジを持つ76GHzCMOS電圧制御発振器(アナログ・デジアナ・センサ,通信用LSI)
- C-12-21 58.8/39.2GHzデュアルモードCMOS周波数分周器(C-12.集積回路C(アナログ),一般講演)
- インピーダンスバランス法を用いたオンチップインダクタの評価(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- インピーダンスバランス法を用いたオンチップインダクタの評価
- 7%のチューニングレンジを持つ76GHz CMOS電圧制御発振器 (情報センシング)
- 49mW 5Gbps CMOS 60GHz無線通信パルスレシーバ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- パイプライン型A/D変換器における変換精度とカオス的振舞いとの相関
- A-1-29 パイプライン型ADCをもとにしたカオス発生回路
- C-12-15 CMOSミリ波低雑音増幅器の設計フロー(増幅器,C-12.集積回路,一般セッション)
- インピーダンスバランス法を用いたオンチップインダクタの評価(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 金属ゲートを用いた相補形集積の容易なショットキー障壁 SOI-MOS トランジスタ
- A-1-33 カオスマルチバイブレータの1次元ネットワークにおける同期現象
- CMOSカオスマルチバイブレータ
- SC-11-19 専用プロセッサを用いた大規模量子計算シミュレーション(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)
- SC-11-18 量子計算アルゴリズムの開発に適したLSIプロセッサの試作(SC-11.新概念VLSI : 先進アーキテクチャ,新回路,デバイス技術)
- C-12-6 NP 問題を高速に解く二分探索機能を持つ並列プロセッサ
- C-2-21 リングオシレータを用いた 1/2 周波数分周器
- FPGAを用いた高速量子計算エミュレータ
- FPGAを用いた高速量子計算エミュレータ
- FPGAを用いた高速量子計算エミュレータ(FPGAとその応用及び一般)
- 検索問題を高速に解くための専用超並列プロセッサの試作
- D-6-3 プログラマブル量子計算エミュレータ
- A-1-60 低雑音増幅器におけるオンチップインダクタの寄生抵抗の影響
- プログラマブル量子計算エミュレータ
- C-12-23 低消費電力バンドランレングスコーディングLSI
- C-12-30 スケール依存を考慮したMOSFETの基板抵抗モデル(C-12.集積回路C(アナログ))
- 厚膜酸化プロセスを用いた低消費電力無線通信回路
- C-12-13 5GHz 帯向け MOSFET の基板回路網モデル
- 厚膜酸化プロセスを用いた低消費電力無線通信回路(アナログ・デジアナ・センサ,通信用LSI)
- C-12-38 厚膜酸化層を用いたシリコン高周波 IC : 電圧制御発振回路の低消費電力化
- 2025年半導体デバイスの進化予測 : 集積回路研究会主催「LSIの未来を考える石垣ワークショップ」からの提言(2025年半導体デバイスの進化予測,デザインガイア2008-VLSI設計の新しい大地)
- 2025年半導体デバイスの進化予測 : 集積回路研究会主催「LSIの未来を考える石垣ワークショップ」からの提言(2025年半導体デバイスの進化予測,デザインガイア2008-VLSI設計の新しい大地)
- ミリ波帯におけるオンチップキャパシタのデバイスモデル(学生・若手研究会)
- 注入同期を用いた周波数合成器(学生・若手研究会)
- シールドつきMIMキャパシタに対する鏡像効果を考慮したスケーラブルモデル(無線/画像処理,システムオンシリコン設計技術並びにこれを活用したVLSI)
- シールドつきMIMキャパシタに対する鏡像効果を考慮したスケーラブルモデル(無線/画像処理,システムオンシリコン設計技術並びにこれを活用したVLSI)
- C-11-3 形状依存を考慮した110GHzまでのMOSFETのモデリング(C-11.シリコン材料・デバイス,一般講演)
- C-12-26 デュアルピーク電圧制御発振器の試作と解析(C-12.集積回路C(アナログ),一般講演)
- 20-26GHz低消費電力CMOSアップコンバージョンミキサ(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- 20-26GHz低消費電力CMOSアップコンバージョンミキサ
- 20-26GHz低消費電力CMOSアップコンバージョンミキサ
- ミリ波ミキサ設計の自動化・最適化に向けた試み(学生・若手研究会)
- オンチップ伝送線路を用いたフィルタの自動設計(アナログ回路技術ショートノート-アナログ回路技術の創造と伝承を目指して-)
- C-12-10 オンチップ伝送線路を用いたフィルタの自動設計(C-12.集積回路C(アナログ),一般講演)
- C-12-14 CMOS注入同期用直交出力電圧制御発振器(C-12. 集積回路BC(クロック・発振器),一般セッション)
- A Low-Noise Amplifier for WCDMA Terminal with High Tolerance for Leakage Signal from Transmitter
- A 900-MHz Low-Noise Amplifier with High Tolerance for Noise Degradation due to a Leakage Signal from a Transmitter
- 非線形電流電圧特性を写像関数とするカオス生成モジュール
- 60GHz CMOSパルス発生器(学生・若手研究会)
- C-12-61 60GHz高利得電流駆動受動CMOSミキサ(C-12. 集積回路AC(RFモデリング),一般セッション)
- CT-1-3 ミリ波CMOS(CT-1.CMOSを越える革新デバイスの現状と展望,チュートリアル講演,ソサイエティ企画)
- C-12-22 60GHz CMOSパルス発生器(C-12.集積回路C(アナログ),一般講演)
- インピーダンスマッチング機能付きCMOSオンチップラットレースバラン(無線/画像処理,システムオンシリコン設計技術並びにこれを活用したVLSI)
- インピーダンスマッチング機能付きCMOSオンチップラットレースバラン(無線/画像処理,システムオンシリコン設計技術並びにこれを活用したVLSI)
- 4:2 compressorを利用した高性能ALU
- 冗長2進演算を利用したマイクロプロセッサアーキテクチャ
- 複合構造を用いた相補型Bi CMOS回路
- 90nm CMOSを用いた22-29GHz UWBレーダ用パルスジェネレータ
- 90nm CMOSを用いた22-29GHz UWBレーダ用パルスジェネレータ(ディジタル・情報家電,放送用,ゲーム機用システムLSI,回路技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 49mW 5Gbps CMOS 60GHz無線通信パルスレシーバ(低電圧/低消費電力技術、新デバイス・回路とその応用)
- コースロープの消波性能
- A 60-GHz Phase-Locked Loop with Inductor-Less Wide Operation Range Prescaler in 90-nm CMOS
- 3.3mW 11-times CMOS frequency multiplier (集積回路)
- 4.8GHz CMOS Frequency Multiplier Using Subharmonic Pulse-Injection Locking for Spurious Suppression
- A Scalable Model of Shielded Capacitors Using Mirror Image Effects(Recent Technologies for Microwave and Millimeter-wave Passive Devices)
- MOSFETの動作周波数限界を超えるCMOS周波数分周器(回格技術(一般,超高速・低電力・高機能を目指した新アーキテクチャ))
- 差動注入同期型を利用した極低消費電力周波数分周器(VLSI一般 : ISSCC2004特集)
- A Quadrature Demodulator for WCDMA Receiver Using Common-Base Input Stage with Robustness to Transmitter Leakage(Analog Circuits and Related SoC Integration Technologies)
- A Low LO Leakage and Low Power LO Buffer for Direct-Conversion Quadrature Demodulator(RF, Analog Circuit and Device Technologies)
- Relationship between Water Diffusivity of Dielectric Films and Accelerated Hot Carrier Degradation Caused by Water
- 厚膜酸化プロセスを用いたインダクタの特性評価
- 厚膜酸化プロセスを用いたインダクタの特性評価(アナログ・デジアナ・センサ,通信用LSI)
- 周波数特性を考慮したスローウェーブ伝送線路のモデル(アナログ回路技術ショートノート-アナログ回路技術の創造と伝承を目指して-)
- A-7-2 キーロンダリングを用いたストリーム暗号(A-7.情報セキュリティ,一般講演)
- C-2-88 スローウェーブコプレナ導波路のモデリング(C-2.マイクロ波B(マイクロ波・ミリ波受動デバイス),一般講演)
- 基板カップルインダクタモデル(回路技術(一般, 超高速・低電力・高機能を目指した新アーキテクチャ))
- C-2-89 スローウェーブコプレナ導波路の最適化(C-2. マイクロ波B(受動デバイス), エレクトロニクス1)
- 基板渦電流を考慮したオンチップインダクタモデル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- 基板渦電流を考慮したオンチップインダクタモデル(VLSI回路,デバイス技術(高速,低電圧,低電力))
- W-CSPプロセスを利用したミリ波帯S型オンチップラットレースバラン(学生・若手研究会)
- ミリ波CMOS回路の現状と将来展望
- An Integrated Low-Power CMOS Up-Conversion Mixer Using New Stacked Marchand Baluns(Analog and Communications,Low-Power, High-Speed LSIs and Related Technologies)
- 短チャネル低電源電圧CMOS回路における負荷容量の動的評価法
- C-12-24 マイクロ生体モニタのための低消費電力データ圧縮アルゴリズム
- C-12-16 螺旋型および対称型インダクタのポート間容量の比較
- High-Attenuation Power Line for Wideband Decoupling
- On-Chip Asymmetric Coaxial Waveguide Structure for Chip Area Reduction
- C-2-20 CMOS Variable Gain Amplifier using Gain-Boosting Resonator
- Large-Scale Quantum Computing Emulation Based on Unitary Macro-Operations
- Characterization of High Q Transmission Line Structure for Advanced CMOS Processes(Passive Circuits/Components,Emerging Microwave Techniques)
- Device Modeling Techniques for High-Frequency Circuits Design Using Bond-Based Design at over 100GHz
- A Single-Chip RF Tuner/OFDM Demodulator for Mobile Digital TV Application
- Through-Only De-embedding for On-Chip Symmetric Devices
- Prospective Silicon Applications and Technologies in 2025
- Chip Multiprocessor Based on Dual Instruction Multiple Data Architecture
- C-12-70 バックゲート電圧掃引による周波数チューニングにより出力パワー変動を抑制した118GHz CMOS VCO(C-12.集積回路,一般セッション)
- Analysis of De-Embedding Error Cancellation in Cascade Circuit Design
- A 120GHz/140GHz Dual-Channel OOK Receiver Using 65nm CMOS Technology
- A 120 GHz/140 GHz Dual-Channel OOK Receiver Using 65nm CMOS Technology