3.3mW 11-times CMOS frequency multiplier (集積回路)
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概要
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In wireless transceivers, frequency generation is main issue of signal transmission. Therefore, frequency synthesizer is required. Generally, PLL is used for frequency generation. However, PLL circuit consumes large power and occupies a large area. To improve the circuit properties, frequency multiplier is early reported. However, it has a problem that the circuit can not operate in high frequency. To overcome this problem, in this article new topology is proposed. The frequency multiplier was fabricated by a 90nm CMOS process. The core size is 7um by 4um. The power consumption of the circuit is 3.3mW with a 1.2V supply voltage and it operates as an 11-times frequency multiplier. However, a challengeable problem has been still left. We will mention it and also do future work to improve it.
- 2008-12-04
著者
-
藤島 実
東京大学大学院新額域創成科学研究科
-
藤島 実
東京大学大学院工学系研究科:東京大学大学院新領域創成科学研究科
-
藤島 実
東京大学工学部
-
Fujishima Minoru
Univ. Of Tokyo Tokyo Jpn
-
Fujishima M
Vlsi Design And Education Center The University Of Tokyo
-
Fujishima Minoru
Univ. Tokyo Tokyo Jpn
-
Fujishima Minoru
School Of Frontier Sciences The University Of Tokyo
-
Fujishima Minoru
School Of Engineering The University Of Tokyo
-
Fujishima Minoru
School Of Frontier Sciences The University Of Tokyo:school Of Engineering The University Of Tokyo
-
Fujishima Minoru
Department Of Electronic Engineering The Universtty Of Tokyo
-
Fujishima Minoru
Department Of Electronic Engineering The University Of Tokyo
-
Lim SeongWoong
School of Frontier Sciences, The University of Tokyo
-
Lim Seongwoong
School Of Frontier Sciences The University Of Tokyo
-
Fujishima Minoru
Hiroshima University
-
Fujishima Minoru
Department Of Information And Communication Engineering University Of Tokyo
-
Lim Seong
School of Frontier Sciences, The University of Tokyo
-
FUJISHIMA Minoru
School of Frontier Sciences, the University of Tokyo
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