MIPS命令パイプラインベースの簡易VLIWプロセッサ

スポンサーリンク

概要

論文の詳細を見る
MIPS パイプラインプロセッサをベースに,2 命令同時実行可能な VLIW プロセッサを開発した.本 VLIW プロセッサは 2 つの MIPS 命令をつないで一つの VLIW 命令として扱い,下位アドレス側 32 ビットをメインパイプ,上位アドレス側 32 ビットをサブパイプにより実行する.これにより,ハードウェアの設計コストを抑えながら命令レベル並列処理が可能なハードウェアを実現した.また,メモリアクセス性能の改善するために,高速にアクセス可能なメモリを FPGA 上に実装した.FPGA ボードを用いた評価を行った結果,オフチップの SDRAM へのアクセスと比較して,ストア命令の必要サイクル数を平均して 94%削減,ロード命令の必要サイクル数を平均して 89%削減した.
2014-01-16

著者

関連論文

もっと見る

スポンサーリンク