IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法
スポンサーリンク
概要
- 論文の詳細を見る
本研究では IP コアが 2 つ以上のバスと接続することを許容した条件下で,求められる通信仕様を満たすバス・アーキテクチャ合成手法を提案する.確率に基づく通信を定義し,バス混雑状況における通信レイテンシを定式化する.定式化したレイテンシモデルに基づいて,通信仕様を満たすアーキテクチャを合成する.計算機実験を行った結果,合成したアーキテクチャ全てにおいて仕様を満たしていることを確認した.2 ポート接続可能な IP コア数を増加させることで多少の面積コスト増加と引き換えに実行サイクル数が減少していることを確認した.
- 2011-03-11
著者
-
杉原 真
豊橋技術科学大学情報工学系
-
杉原 真
九州大学大学院システム情報科学研究科情報工学専攻
-
杉原 真
豊橋技術科学大学大学院工学研究科情報・知能工学系|独立行政法人科学技術振興機構 Crest
-
杉原 真
豊橋技術科学大学:独立行政法人科学技術振興機構 Jst
-
久保田 洋進
豊橋技術科学大学大学院工学研究科情報工学専攻
関連論文
- キャッシュメモリの性能オーバーヘッドを低減させるタスクスイッチ手法の検討(オペレーティングシステム・システムソフトウェア)
- タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの定量的評価 (ディペンダブルコンピューティング)
- 部分一括描画装置の処理能力向上のための描画面積最適化(計算機システム化技術,システムLSI設計とその技術)
- マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術 (画像工学)
- マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術 (集積回路)
- マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術 (信号処理)
- タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの定量的評価(ハードウェア(II),組込み技術とネットワークに関するワークショップ ETNET2010)
- NoCを利用した特定用途向けシステムのスループットを向上するIPコアトポロジ決定手法(コンピュータシステム技術2,組込み技術とネットワークに関するワークショップ ETNET2010)
- 固定型ルーティングを実装したNoCの通信エネルギーを低減するハードマクロ配置手法(ネットワークオンチップ,システムオンシリコンを支える設計技術)
- AI-1-6 ディペンダブルVLSI設計技術への挑戦(AI-1.デイベンダブルVLSIに向けて,依頼シンポジウム,ソサイエティ企画)
- マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術
- タスクスイッチによって生じるキャッシュメモリの性能オーバーヘッドの定量的評価(ハードウェア(II),組込み技術とネットワークに関するワークショップETNET2010)
- トラフィック情報に基づくリングバスのスループットを向上させるタスク配置手法(コンピュータシステム技術1,組込み技術とネットワークに関するワークショップETNET2010)
- 教育用マイクロプロセッサ QP-DLX の開発 : LSIテスタを用いたテスト及び評価
- NoCを利用した特定用途向けシステムのスループットを向上するIPコアトポロジ決定手法(コンピュータシステム技術2,組込み技術とネットワークに関するワークショップETNET2010)
- マイクロプロセッサにおける制御信号系列の誤りを検出する動的シグネチャ検査技術
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- キャラクタプロジェクション法のためのセルライブラリ開発手法(プロセッサ, DSP, 画像処理技術及び一般)
- リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術(高信頼システム,システム設計及び一般)
- リアルタイム制約とSEU脆弱性制約の下でのヘテロジーニアスマルチプロセッサ合成技術(システム設計及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- プログラムの動作を考慮したコンピュータシステムのソフトエラー数見積もり技術(プロセッサ, DSP, 画像処理技術及び一般)
- システムLSI時代における新テスト技術(創立40周年記念論文)
- BISTと外部テストの組合せでのテスト時間の分析とコア・ベース設計のテスト時間最小化
- BISTと外部テストの組合せでのテスト時間の分析とコア・ベース設計のテスト時間最小化
- コアによって構成されるシステムLSIのテスト手法 : テストの効率を考慮したBISTと外部テストの組み合わせ
- コアによって構成されるシステムLSIのテスト手法 : テストの効率を考慮したBISTと外部テストの組み合わせ
- コアによって構成されるシステムLSIのテスト時間の最適化問題
- IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法 (ディペンダブルコンピューティング)
- IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法 (コンピュータシステム)
- ソフトエラーを低減する高信頼性キャッシュメモリのためのタスクスケジューリング(デザインガイア2006-VLSI設計の新しい大地を考える研究会)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- コンピュータシステムにおける信頼性と性能のトレードオフの解析と高信頼性キャッシュアーキテクチャ(システムLSIの応用と要素技術,専用プロセッサ,プロセッサ,DSP,画像処理技術,及び一般)
- ヘテロジーニアスマルチプロセッサのソフトエラー脆弱性を低減するタスクスケジューリング技術(システムオンシリコン設計技術並びにこれを活用したVLSI)
- ヘテロジーニアスマルチプロセッサのソフトエラー脆弱性を低減するタスクスケジューリング技術(システムオンシリコン設計技術並びにこれを活用したVLSI)
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- キャラクタプロジェクション法における描画面積の最適化による描画時間の削減(組込技術とネットワークに関するワークショップETNET2006)
- A-3-5 固定型ルーティングを実装したNoCの通信エネルギーを低減するハードマクロ配置手法の提案(A-3.VLSI設計技術,一般セッション)
- IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法
- IPコアの多重接続許容下において通信仕様を満たす通信機構合成手法
- ハードリアルタイム性を考慮したFlexRayのバス帯域幅の最小化技術
- ハードリアルタイム性を考慮したFlexRayのバス帯域幅の最小化技術
- ハードリアルタイム性を考慮したFlexRayのバス帯域幅の最小化技術(車載システム,組込み技術とネットワークに関するワークショップETNET2012)
- ハードリアルタイム性を考慮したFlexRayのバス帯域幅の最小化技術(車載システム,組込み技術とネットワークに関するワークショップETNET2012)
- 焼きなまし法を用いたTDMAスケジューリング技術(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013)
- 焼きなまし法を用いたTDMAスケジューリング技術(システムレベル設計技術,組込み技術とネットワークに関するワークショップETNET2013)
- 2.3 設計自動化技術(第2章:放射線によるソフトエラー,ディペンダブルVLSIシステム)