ハッシュ関数Whirlpoolの高スケーラブル回路アーキテクチャ
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概要
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512ビットハッシュ関数WhirlpoolのASIC実装向け高スケーラブル回路アーキテクチャを提案する.提案するアーキテクチャは,データパスのループ構造とワード長を選択することで,要求性能に応じた多様な性能を実現できる.本稿では,まず,Whirlpoolの回路アーキテクチャについて,データパスのループ構造およびワード長の両面より検討する.その後,回路アーキテクチャに応じた演算コンポーネントの効率的な設計法について述べる.さらに,提案アーキテクチャの具体的な実装例として,性能のトレードオフに応じた9種類のデータパスを示し,90nm CMOS標準セルライブラリにより性能評価を行う.この結果,スループット,回路面積,および回路効率の性能指標において高いスケーラビリティと,優れたピーク性能(最小の回路規模は13.6Kgates,最大スループット28.0Gbps,および最大の回路効率372.3Kbps/gate)が得られることを示すとともに,従来回路や他のハッシュアルゴリズムとの性能比較を行う.
- 一般社団法人情報処理学会の論文
- 2009-11-15
著者
-
本間 尚文
東北大学大学院情報科学研究科
-
青木 孝文
東北大学大学院情報科学研究科
-
佐藤 証
独立行政法人産業技術総合研究所情報セキュリティ研究センター
-
青木 孝文
東北大学 大学院情報科学研究科
-
菅原 健
東北大学大学院情報科学研究科
-
佐藤 証
産業技術総合研究所
-
佐藤 証
独立行政法人産業技術総合研究所
-
Aoki Takafumi
Graduate School Of Information Sciences Tohoku University:(present Address)presto Jst.
-
佐藤 証
産業技術総合研究所情報セキュリティ研究センター
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