時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
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概要
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2.1-2.8GHz帯で動作する低雑音・低消費電力な全デジタルPLLについて述べた。PLLの位相雑音を低減するために、2段階の量子化を行うTDCで時間分解能を向上させる構成を採用した。このTDCは位相比較に必要な最小の時間窓の範囲で間欠動作を行ない消費電力の増加を抑制している。90nm標準CMOSプロセスで試作したPLLで、基準周波数40MHz、ループ帯域500KHzのときに、インバンド位相雑音-105dBc/Hz、1MHz離調周波数で-115dBc/Hzの性能を確認した。チップ占有面積は0.37mm2、消費電流は8.1mA@1.2Vであった。
- 2010-07-22
著者
-
前多 正
ルネサスエレクトロニクス(株)技術開発部
-
東海林 貴司
ルネサスエレクトロニクス(株)技術開発部
-
狐塚 正樹
NECシステムIPコア研究所
-
岡田 光司
ルネサスエレクトロニクス(株)技術開発部
-
深石 宗生
NECシステムIPコア研究所
-
前多 正
ルネサスエレクトロニクス(株)技術開発本部
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