GHzプロセッサを支える : 高速回路技術
スポンサーリンク
概要
- 論文の詳細を見る
- 2006-04-15
著者
関連論文
- 招待講演 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL (情報センシング)
- プロセッサ間通信向けの2Gb/s×21CH低レイテンシ・トランシーバ回路の開発 (「VLSI一般」)
- 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール
- C-12-8 0.13μmCMOS5Gbps×20chトランシーバLSI(1)TX
- 2.4mW/16GHz GaAs疑似差動フリップフロップQD-FF
- 超低消費電力 2.4Gbps 8 : 1 MUX/ 1 : 8 DEMUX
- 超低消費電力2.4Gb/s 8:1 MUX/1:8 DEMUX
- 基板電位印加によるGaAsDCFL回路の温度変動補償
- 超低電圧駆動0.2μm高アスペクト比Y型ゲート構造IS^3-HJFET IC
- 超低電圧駆動高速フリップフロップTD-FF
- 4.25Gb/s CMOSファイバチャネルトランシーバLSI
- 4.25Gb/s CMOSファイバチャネルトランシーバLSI
- 4.25Gb/s CMOS ファイバチャネルトランシーバLSI
- 4.25Gb/s CMOSファイバチャネルトランシーバLSI
- 0.13μm CMOS 5Gbps×20chトランシーバLSI
- C-12-11 0.13um CMOS 5Gbps×20ch トランシーバLSI : (4)チャネル間同期
- C-12-10 0.13um CMOS 5Gbps×20ch トランシーバLSI : (3)CDR
- C-12-9 0.13um CMOS 5Gbps×20ch トランシーバLSI(2)IO
- 移動体通信,通信 5Gbps 20chトランシーバマクロの開発 (半導体デバイス特集) -- (コミュニケーション関連デバイス)
- 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- オーバーサンプル・エッジイコライズ技術による12Gb/sデュオ・バイナリ伝送(VLSI一般(ISSCC2005特集))
- SC-12-7 2.125Gb/s BiCMOS ファイバチャネル送信LSI
- AV-DSPDアーキテクチャを用いた4.25GHz BiCMOSクロックリカバリ回路
- 4 Gb/s光データリンク用BiCMOS PLL回路 : クロック逓倍回路、クロック抽出回路
- 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- C-12-17 CMOS高速クロック&データリカバリ回路の開発
- C-12-13 相補位相ブレンド方式によるデューティ50%補償CMOSリピータ
- 20Gb/s CMOS マルチチャンネル送信、受信LSI(2)
- 20Gb/s CMOS マルチチャンネル送信、受信LSI(1) : 全体構成
- フィードバック制御不要で多相化可能な2.5GHz-4相クロック発生回路の開発 (「VLSI一般」)
- フィードバック制御不要で多相化可能な2.5GHz-4相クロック発生回路の開発
- C-12-11 フィードバック制御不要で多相化可能な2.5GHz 4相クロック発生回路の開発
- AV-DSPDアーキテクチャを用いた4.25GHz BiCMOSクロックリカバリ回路
- 位相比較機能を有する6Gbps動作のCMOS DEMUXモジュール
- C-12-59 高速PLLにおける回路遅延による位相余裕の劣化とその影響
- 非同期ツリー型構造を用いた5Gb/s動作のCMOS1:8DEMUX 回路
- GHzプロセッサを支える高速回路技術
- GHzプロセッサを支える : 高速回路技術