準同期式回路のためのクロック配線および遅延挿入手法

概要

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現在, 大域的なクロックを用いる同期式回路がVLSI上に実装される回路の主流を占めている. しかし, 回路の高集積化高速化にともない, クロック分配に関して様々な問題点が指摘されている. 同期式回路におけるクロックは, 回路中のすべてのレジスタに同時に到達することを前提とされてきたが, 近年, 設計, 製造, 使用に関する様々な要因のために生じるクロックスキューと呼ばれる到達時刻のバラツキが無視できなくなってきた. このためゼロスキューを目指した配線経路, バッファ挿入, 配線幅などに関する研究が相次いで発表され, 成果が徐々に実際の回路に用いられている. しかし, クロック分配用配線の総長や消費電力の増大, レジスタが同時に動作することによる消費電力の変動など解決が迫られている問題点が多数残っている. また, 大域的クロックを用いない非同期式回路に関する研究が行われているが, まだ高度な要求を満たすまでには至っていない. このため, 同期式回路において, クロック分配に関する問題点を解決する新たな手法が求められている. これらクロック分配に関する問題の多くは, 現在の同期式回路が, クロックの周期性と同時到達性の両者を前提とする「完全同期式」であることに起因する. このため, クロックの周期性は保つが, 各レジスタに同時に到達するという原則を放棄することにより, クロック分配に関するコストを抑え, かつ, 回路性能の向上を目指す「準同期式」回路が提案された. 現実には同時到達性を持った完全同期式回路は存在しないため, 同期式回路における様々な解析が準同期式上でなされている. クロックスキューの許容範囲に関する解析, 回路の信頼性を考慮した配線法などである. しかし, それらは完全同期を前提とした研究であり, 準同期の利点を積極的に利用しようとするものではない. このため, 性能向上の余地を完全同期性向上のために浪費する傾向にある. すべてのレジスタに同時にクロックを到着させる完全同期に固執する理由は全く存在しない. 準同期式を採用するならば, 回路の信頼性を確保しながらさらなる性能向上が可能である. 実際, 各レジスタのクロック到達時刻を指定することにより(完全)同期式回路における最小クロック周期以下で回路動作可能であることが知られている. 本論では, 準同期式回路を実現するための基礎技術であるクロック配線, および, 信号遅延挿入による準同期式回路の高速化手法について述べる.
1997-08-13

準同期式回路のためのクロック配線および遅延挿入手法

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