準同期式回路における遅延最適化によるクロック高速化
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概要
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各レジスタにおいて,クロック周期は同じであるがクロックの入るタイミングに時差を設けた回路を準同期式回路という.準同期式回路では,クロック周期の決定にレジスタ間の信号遅延の最大値と最小値が重要な意味をもち,レジスタ間の遅延が大きい方が高速化が可能である場合がある.本稿では,レジスタ間の信号遅延を解析し,遅延が小さすぎるために回路の高速化のネックになっているレジスタ間を特定する手法を示し,回路の高速化の手法の一つとして,線形計画法を用いた遅延素子挿入による準同期式回路の高速化手法を示す. またベンチマーク回路を用いた実験により,最大で18.6%の高速化を達成した.
- 1997-02-14
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