2層配線における発見的ビア数最少化手法
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概要
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VLSIやプリント基板のレイアウト設計では, 異なる層の配線パタン間をビア(スルーホール)を用いて接続する.ビアは, レイアウト面積の増大, および配線抵抗・容量の増加による遅延の原因となるため, その数をできるだけ少なくすることが望ましい.本論文は, 2層配線におけるビア数最少化問題について, 解を高速に発見するヒューリスティック解法を提案する.提案手法を計算機上に実現し実際のプリント基板設計データ対して適用した結果, 近似率99%前後の精度を保ちながら実行時間を大幅に短縮できることを確認した.
- 社団法人電子情報通信学会の論文
- 2000-03-03
著者
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