ニューロンMOS多入力加算器を用いた並列乗算器の設計
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概要
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多機能デバイスであるニューロンMOSトランジスタ(neuMOS)を有効に利用する並列乗算器のハードウェアアルゴリズムの検討を行った.neuMOSの対称関数実現容易性に着目し,多入力加算器(MIA)を用いた乗算器の部分積削減部構成法を提案する.設計した乗算器の面積と遅延の評価を行ったところ,neuMOS(3;2)MIA型乗算器はCM0S配列型の平均85%の面積で実現でき,CM0S(3;2)MIA型と比較しても平均30%高速化できることが分かった.
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
-
安浦 寛人
九州大学大学院システム情報科学研究院
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
廣瀬 啓
九州大学大学院システム情報科学研究科
-
廣瀬 啓
九州大学大学院システム情報科学研究科情報工学専攻
-
安浦 寛人
九州大学大学院 システム情報科学研究院
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