2.5ns Clock Access 250MHz 256MSDRAM

スポンサーリンク

概要

• 論文の詳細を見る

• 250MHz256MシンクロナスDRAM (チップサイズ245.7mm^2) を以下の技術を用いて開発した. (1)高い歩留まりとフルスペックのDRAMとして前例のない60. 2%のセル占有率を実現する最適アレイ設計, (2)高クロック周波数動作を実現するFIFO付きプリフェッチパイプライン方式 (PPS) (3)高速クロックアクセス用の同期式遅延回路 (SMD), この回路は, 従来PLL回路で, 数百クロック要したスキュー除去を2クロックで行う.

• 社団法人電子情報通信学会の論文
• 1996-08-22

著者

• 佐伯 貴範

  日本電気株式会社

• 田中 章仁

  日本電気株式会社

• 奥田 高

  Nec

• 小林 康夫

  Nec

• 小林 康夫

  日本電気株式会社

• 中岡 裕二

  日本電気株式会社

• 藤田 真盛

  日本電気株式会社

• 永田 恭一

  日本電気株式会社

• 榊原 賢一

  日本電気株式会社

• 俣野 達哉

  日本電気株式会社

• 星野 幸雄

  日本電気株式会社

• 宮野 和孝

  日本電気株式会社

• 伊佐 聡

  日本電気株式会社

• 中沢 茂行

  日本電気株式会社

• 福造 幸雄

  日本電気株式会社

• 奥田 高

  日本電気株式会社

• 俣野 達哉

  エルピーダメモリ

• 伊佐 聡

  Nec

• 永田 恭一

  NEC

• 中沢 茂行

  NEC

• 藤田 真盛

  NEC ULSIデバイス開発研究所

• 俣野 達哉

  Nec Corp.

• 藤田 真盛

  日本電気(株)エレクトロンデバイス・システムlsi設計技術本部

関連論文

• 1.8V 800-Mb/s/pin DDR2及び2.5-V 400-Mb/s/pin DDR1の2仕様を1チップで実現した1Gbit DRAMの開発
• 1.8V 800-Mb/s/Pin DDR2及び2.5-V 400-Mb/s/pin DDR1の2仕様を1チップで実現した1Gbit DRAMの開発(ディジタル・情報家電,放送用,ゲーム機器用システムLSI及び一般)
• C-12-8 0.13μmCMOS5Gbps×20chトランシーバLSI(1)TX
• 0.13μm CMOS 5Gbps×20chトランシーバLSI
• C-12-11 0.13um CMOS 5Gbps×20ch トランシーバLSI : (4)チャネル間同期
• C-12-10 0.13um CMOS 5Gbps×20ch トランシーバLSI : (3)CDR
• C-12-9 0.13um CMOS 5Gbps×20ch トランシーバLSI(2)IO
• データ転送速度250Mbpsの1GビットDDR-SDRAM
• 多分割アレイ構造を有する30ns 256Mb DRAM
• 3段パイプライン方式による250Mバイト/秒のシンクロナスDRAM
• マイクロ波位相器で生じる非線形歪について
• マイクロ波位相器の特性に関する研究
• A 4-level Storage 4Gb DRAM
• 2.5ns Clock Access 250MHz 256MSDRAM
• 非帰還系クロックスキュー低減回路、同期ミラー遅延回路
• 非帰還系クロックスキュー低減回路, 同期ミラー遅延回路
• 256MビットシンクロナスDRAM (半導体デバイス特集) -- (コンピュ-ティング系システム用デバイス)
• 大容量DRAM用センスアンプNMOSドライブ方式
• 負電圧ワード線方式におけるサブワードドライバ回路の検討
• 高性能アプリケーション向け0.13umCMOSロジックベース混載DRAMマクロの開発
• 時分割多値センス方式を用いた4Gb DRAM
• 4GビットDRAM (半導体デバイス特集) -- (コンピュ-タ関連デバイス)
• 1GビットDDR-SDRAM (半導体デバイス特集) -- (コンピュータ関連デバイス)

もっと見る 閉じる

スポンサーリンク