3段パイプライン方式による250Mバイト/秒のシンクロナスDRAM

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概要

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• 電源電圧3.3Vで動作する、512K×18ビット×2バンクのシンクロナスDRAMを開発した。従来のDRAMのアドレスアクセスパスを、カラムスイッチ部、データアウトバッファ部にラッチ回路を設けることにより3段に分割する、3段パイプライン回路技術を使って高速化を達成した。従来のDRAMに対し、リードライトバスやデータアンプ等を追加する必要がないため、面積の増加を最小限に抑えることができた。0.5μmCMOSプロセスを用い、当社の従来のDRAMと全く同じチップサイズ、113.7mm^2で、GTLインターフェイスを使って、250Mバイト, 秒のシンクロナスDRAMを実現した。

• 社団法人電子情報通信学会の論文
• 1993-11-26

著者

• 小林 靖明

  日本電気アイシーマイコンシステムズ

• 北村 守

  日本電気

• 吉田 直之

  日本電気

• 高井 康浩

  日本電気

• 永瀬 守

  日本電気シンガポール

• 越川 康二

  日本電気

• 小原 隆

  日本電気

• 福造 幸雄

  日本電気

• 渡部 博士

  日本電気

• 高井 康浩

  エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス

• 越川 康二

  エルピーダメモリ株式会社テクノロジー&ディベロップメントオフィス

• 福造 幸雄

  日本電気株式会社

• 小林 靖明

  日本電気アイシーマイコンシステム

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