大容量DRAM用センスアンプNMOSドライブ方式
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概要
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階層化ワード線構成を持つ大容量DRAMにおいて、サブワード・ドライバ(SWD)列とセンスアンプ列の交差部(SWC)を、I/O線接続領域、NMOS領域、PMOS領域の3種類に分けて構成することにより、チップ面積を低減する方式が提案されている。しかしこの方式のまま、SWDとセンスアンプ・ドライバの存在するSWCの列数を1/2に減らしてチップ面積の低減を図る場合、センスアンプ・ドライバ1台当たりのセンスアンプ台数が倍増するので、ビット線のリストア時間が増大する。今回、SWCの面積は従来方式と同様としたままで、ビット線のリストア時間を低減できるセンスアンプNMOSドライブ方式を検討したので報告する。
- 社団法人電子情報通信学会の論文
- 1997-08-13
著者
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