遅延時間の不確定性を考慮した高位合成のバインディング手法
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概要
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半導体製造プロセスの精度やその他の様々な不確定要因により, 製造後のLSIチップはそれぞれ異なる遅延時間を持つ.半導体デバイスの微細化に伴い遅延のばらつきの影響が大きくなるため, 今後のLSI設計においては, 製造工程で遅延がばらつくことを踏まえ, 所望の性能を満たすチップの割合を最大化するように設計することが重要となる.本稿では, RTレベルのデータパス回路の動作確率を解析する手法を提案する.回路の動作確率とは, 製造後の回路がある所望の性能を満たす確率のことを言う.更に, 動作確率を最大化するRTレベルのモジュールバインディング手法を提案する.実験を通じて提案手法の有効性を示す.
- 社団法人電子情報通信学会の論文
- 1998-06-26
著者
-
安浦 寛人
九州大学大学院システム情報科学研究院
-
安浦 寛人
九州大学大学院システム情報科学研究科情報工学専攻
-
冨山 宏之
九州大学大学院システム情報科学研究科
-
井上 昭彦
九州大学 大学院 システム情報科学研究科
-
井上 昭彦
九州大学大学院システム情報科学研究科情報工学専攻
-
富山 宏之
九州大学大学院システム情報科学研究科
-
安浦 寛人
九州大学大学院 システム情報科学研究院
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