エラー補償手続きとブロック統合によるFPGA回路変換

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FPGA (Field Programmable Gate Arrays)は, 実現論理を自在に変更可能な論理ブロックを二次元的に配置したゲートアレイである。本素子はその特徴のため, 回路の動作検証のためのプロトタイプなどに利用されることが多い。一般に, プロトタイプ回路作成時は設計にかかる時間を短縮させるために, 多くの時間を必要とする強力な最適化を適用せず, 単純なマッピングのみを適用し, 回路を生成することが多い。しかし, 使用可能な素子面積には制限が存在することから, 何らかの回路規模を小さくする手法の適用が望まれる。本稿では, 代表的なFPGAであるXILINX社のFPGA及び同様の構成をもつFPGAについて, その論理ブロックが一般的な仮定である「5変数以下の任意関数を1つだけ実現可能」というだけでなく, 実際には1つの任意の5変数関数, 1つの4変数関数と1つの特定形の5変数関数又は2つの独立な4変数関数のいずれかを実現可能であるという点に注目し, この特徴を利用した回路変換手法を提案する。本手法においては, 仕様変更の際などに元回路に生じた差異をエラーとみなし, そのエラーを論理ブロックの内部論理変更や入力修正などによって補償するエラー補償手続きを用い, 元来単独で1ブロックを占有していた5変数関数を同一ブロック内に他の関数を実現可能な形に変形する。本手法を適用することで, 時間がかかる強力なFPGA回路最適化手法を適用しなくても, 高速に回路内のブロック使用率を向上させ, 最適化手法と同等かそれ以上の必要ブロック数の滅少を実現できる。ここでは, 本手法の有用性を示すために, 提案手法をMCNCベンチマーク回路に適用し評価を行ったので, その実験結果も示す。
1997-09-24

エラー補償手続きとブロック統合によるFPGA回路変換

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