ブロック統合を用いたFPGA回路の最小化

概要

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FPGAには種々の実現法はあるが、一般にはkを実現できる関数の入力変数の最大値とすると、1つのブロックで実現できる関数は、(1)k入力関数を1つと関連するh(<k)入力関数を実現できる場合(最大入力数論理)と、(2)独立なh(<k)入力関数を実現できる場合(非最大入力数論理)の2通りとなる。一般には、できる限り最大入力数論理で実現し、そうならない場合には複数の関数を1つの論理ブロックに対応させることにより、論理ブロック数を減少させることができる。本稿では、許容関数を用いることにより上記の(1)や(2)の性質をうまく利用して、より高水準のブロック統合を行い、さらに論理ブロック数を減少させる手法を示す。特に、従来ほとんど設計に利用されてこなかった(1)の性質を考慮した関数分解による手法を提案している。また、論理関数の変更には協力なエラー補償手続きを用いている。最後に、本手法をMCNCベンチマーク回路に適用した結果を示し、本手法の有用性を検証した。
一般社団法人情報処理学会の論文
1997-10-28