多出力特性を利用したブロック統合によるFPGA回路最適化
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概要
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本論文ではFPGA(Field Programmable Gate Arrays)を構成する論理ブロックが複数の出力を実現できることを利用した回路最適化手法の提案を行う.一般に, FPGAの論理ブロックは一つのk変数関数を実現できるものとみなされている.しかし実際には, ブロックは任意のh(<k)変数関数を実現可能な論理セルの組合せにより実現されているため, 1ブロックでセルの数だけのh変数関数を実現できる.本論文で提案する手法は, 後者の特徴を利用し, 従来のように一つのブロックで一つの関数を実現するものでなく, 複数の関数を一つのブロックで実現するブロック統合を行うことで, 大幅なブロック数の減少を実現するものである.その際に, h変数以下の関数の統合のみならず本来ならば利用されてこなかったk変数実現時のブロック内のh変数関数も利用し, 高水準のブロック統合を実現する.一般的に, 本来のブロック出力であるk変数関数と相互に関連しつつ他のブロックでも利用可能な内部関数を求めることは, 大変困難で多くの計算時間を必要とする.そこで本論文では, 特別な形のk変数関数であれば独立はh変数関数とブロック統合可能である点に注目し, このような場合に限って検討した.本手法では, そのままではブロック統合不可能であったk変数関数を内部論理や結線網の変更などの手段によって統合可能な形に変形し, より優れたブロック利用を実現している.その際に, 回路出力に矛盾なく論理修正を行うために, 回路内に生じたエラーを論理変更などの手段により修正する設計手続きであるエラー補償手続きを利用している.本手法をMCNCベンチマーク回路に適用し本手法の有用性を検証した結果, 回路面積を平均37%減少することができた.
- 社団法人電子情報通信学会の論文
- 1998-08-25
著者
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