エラー補償手続きに基づくFPGA回路最適化手法
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概要
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FPGAは近年論理設計の分野で注目を集めている素子で, ユーザの手で実現論理を変更できるという特徴をもっている.本論文では, FPGA回路内部の論理ブロックの実現する論理関数や結線網の変更によって生じた論理関数の変化をエラーとみなして, そのエラーを修正するエラー補修手続きに基づく設計方式の提案を行う.一般にFPGA設計では, 結線数を減少させるとテクノロジーマッピングの設計時間の大部分を占める結線配置計算や回路データのダウンロード時間の短縮を実現できると共に, 結線による論理遅延の少ない回路を実現可能であるため, 論理ブロック数の消滅と同様に結線数の消滅が重要である.本提案手法は, FPGA内の結線数・論理ブロック数を消滅することで高速なFPGA回路の低コスト設計を実現することを目的とした手法である.最後に, 本手法をMCNCベンチマーク回路に対して適用してその有用性を示す.
- 社団法人電子情報通信学会の論文
- 1998-06-25
著者
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