トランスダクション法によるWired-Logicを併用した論理回路の最適化
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概要
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Wired-Logicはファンイン制限のある回路の素子数や段数を減らすのに特に有用と言える. しかし, Wired-Logicを用いた論理設計については筆者らのものを除いてほとんど知られていない. 本論文では, Wired-Logicを使用して論理段数を減らす設計手法について述べる. この手法は, 論理回路最適化手法であるトランスダクション法を用いて結線の形状を変更することにより, 効率良くWired-Logicを使用してファンイン制限を行う手法である. そして, 特に重要なNOR素子とWired-ORの組合せに対して, ファンイン制限を行うためのWired-ORの利用アルゴリズムを示している. また, 効率の良い直列分割である一般化直列分割を用いた手法とWired-ORを用いた手法をそれぞれ3段NOR, の初期回路のフアンイン制限に適用し, 比較を行っている. この結果, Wire-ORの利用によりほとんどの回路で段数が減少することがわかり, Wired-Logicを回路合成に併用することの有用性が示された. コストとしては単なる段数だけでなく, LSI上での線長が重要であるが, 本論文の結果はそのようなコストを用いた場合に拡張することも可能である.
- 社団法人電子情報通信学会の論文
- 1996-03-25
著者
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