許容関数に基づいた表参照型FPGAの最適化手法

概要

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近年書換え可能なゲートアレー(FPGA:Field Programmable Gate Array)はその性能の技術的な発展が著しく,また,柔軟でかつ手軽に論理変更ができるため,ハードウェアの試作や再構成可能な計算機アーキテクチャへの適用が進んできている.そのため,FPGAの論理設計手法を確立する要求が高まってきている.本論文では,表参照型FPGAにマッピングされた回路を最適化する手法について述べる.この手法は設計改良による論理回路最適化手法であるトランスダクション法の許容関数の概念を適用して冗長度を減らそうとするもので,次の二つの方法を検討した.1)ある論理ブロックで他の論理ブロックの代用をすることにより,ブロック数を減少させる.2)出力に影響を与えない範囲で論理ブロックの実現する内部論理を変化させることを併用して,論理ブロックの代用をする.後者の方が一般に能力が高いが,前者の方の結果の方が良い場合もあり,また前者の方が計算時間が短くて済む.また,表参照型FPGAにマッピングされた回路に対してこれらの手法を適用した結果,約9%の冗長度を削減できたことを示し,有効性を示している.本論文の手法はスタンダードセルやゲートアレーを用いた設計にも適用することができる.
社団法人電子情報通信学会の論文
1995-11-25

許容関数に基づいた表参照型FPGAの最適化手法

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