Restructured Instruction and Switched Context RISC processor : (RISC)^2の提案
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概要
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科学技術計算からコンパイラ・テキスト処理などといった汎用計算全てを細・粗粒度並列処理により高速実行できる新しいプロセッサ・アーキテクチャ(RISC)^2を提案する.(RISC)^2では,遅延サイクルを付加したVLIW命令を用い,複数のコンテクストに対しVLIW命令を同時供給し,コンテクスト内をin-order実行し細粒度並列処理を行い,コンテクスト間をout-of-order実行し粗粒度並列処理を行う.これによりシングルプロセッサ構成では,複数のコンテクストに対し制御依存を越えてオーバラップ実行(投機的実行)させ,制御依存の隠蔽を図り,マルチプロセッサ構成では,複数のコンテクストに対し遅延時間なしで切り換え,通信レイテンシの隠蔽を図る.
- 1993-08-19
著者
-
村岡 洋一
早稲田大学大学院理工学研究科情報ネットワーク専攻
-
石井 吉彦
早稲田大学大学院理工学研究科電気工学専攻
-
村岡 洋一
早稲田大学
-
小野寺 毅
早稲田大学理工学部
-
三浦 敏孝
早稲田大学理工学部
-
野上 忍
早稲田大学理工学部
-
石井 吉彦
早稲田大学理工学部
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