時相論理に基づく論理回路検証システム

概要

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近年のディジタルシステムの大規模化,複雑化に伴い,論理設計段階での設計支援が強く望まれている.論理設計段階での検証に関しては,従来シミュレーションによるものがほとんどであったが,適切なシミュレーションデータの作成は難しく,必ずしもすべての誤りを検出できるわけではない.そこで形式的な検証手法が種々提案・検討されてきたがそこで最も問題となったのは,"厳密に仕様を記述するのは容易ではない"ということであった.これはハードウェアシステムに内在する並列性・順序性を簡単に記述する言語がないことによる.我々は,並列性・順序性を容易かつ厳密に記述できる時相論理で記述した仕様に対して検証を行うシステムを,ディジタルシステムの制御部(control part)の同期回路を対象にして作成した.本論文では,その検証システムで用いている検証手法,および検証結果を述べる.実際に例題を検証した結果,本システムは実行速度,メモリ使用量の点で実用的であるといえる.制御部の設計は,演算部(function part)の設計と比較して,回路の規模としては小さいがタイミングが複雑であり,人間にとっては誤設計を起こしやすい部分であり,本システムの利用価値は大きいと考える.
一般社団法人情報処理学会の論文
1989-06-15

時相論理に基づく論理回路検証システム

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