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(株)東芝研究開発センター先端半導体デバイス研究所 | 論文
- 大容量・高バンド幅DRAMを実現する電源ノイズ低減法
- クロスポイント型セルに対応した2層ビット線構造をもつDRAM array
- 低消費電力DRAMを実現する1/4 Vccビット線振幅方式
- SGTトランジスタを用いたギガビットDRAMの設計
- 超低スタンドバイ電流DRAMの検討
- TISを用いたギガビットDRAMの設計
- NAND型DRAMにおける折り返しビット線方式の検討
- 配線の信頼性を考慮したギガビットDRAMの設計法
- 基板電位制御SOI技術を用いた0.5V、200MHz動作32ビットALUの設計
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- 高密度・低電圧NAND EEPROM設計のためのビット線シールド技術
- 基板電位制御SOI技術を用いた0.5V, 200MHz動作32ビットALUの設計
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- ピーキング調整機能付きHBT10Gb/sトランスインピーダンスアンプ
- 光インタコネクション用1.4 Gb/s x 12チャネルLDドライバIC
- SOIを用いた0.5V動作CMOSロジックの設計法
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- 薄膜伝送線路の導体損
- 梯子状地導体形コプレーナ線路(LGCL:Ladder Grounded Coplanar Line)